허접.강기사의 재미없는 놀이

비 전공자로서 공부하면서 이해한 부분을 기록합니다. 참고해주시기 바랍니다. 반송파: Carrier frequency, 데이터를 실어 나르는 역할, 신호파에 믹싱해서 t 변조된 피변조파가 나옵니다. 크게는 아래처럼 변조 방식을 AM, Amplitude Modulation 그리고 FM, Frequency Modulation으로 볼 수 있습니다. AM: Amplitude Modulation, 반송파의 높낮이를 조정, 진폭 (Amplitude)를 크게 낮게 하면서 데이터를 송출 (장거리 전송 가능) FM: Frequency Modulation, 진폭은 고정시켜놓고서 늘었다, 줄었다 하는 식으로 데이터를 송출 (데이터의 품질이 좋은 반면에 장거리 송출이 어려움) 자세한 설명은 아래 링크 참고 부탁 드립니다. ht..

인스타그램 _hey.news_를 구독하고 있습니다. 게시된 글에서 인상적이여서 개인 블로그에 기록합니다. 레고라는 친숙한 도구(?)를 활용해서 반도체라는 친숙하지만(?) 어려운 과정을 쉽게 이해할 수 있도록 제작한 영상이 있어서 공유 합니다. https://www.instagram.com/p/CMPMpqeBIig/?igshid=thl4x93c777c 영상에서 나오는 부분을 아래에 기록합니다. 1. 웨이퍼 제조 반도체의 기반이 되는 얇은 기판 '웨이퍼' , 모레에서 추출한 실리콘을 녹여 둥근 규소봉을 만든 뒤 균일한 두께로 얇게 썰어 표면을 매끄럽게 갈아 낸다. 2. 산화 공정 웨이퍼 표면에 산소나 수증기를 뿌려 균일한 실리콘 산화막을 형성하는 작업이다. 반도체 제조 중 발생하는 오염/화학물질로부터 실리콘..

-. 반도체를 제조하는 데 사용되는 장비는 Photo장비, 에칭장비, 세정장비, PVD, CVD, CMP, 이온주입기, 이온입플란타, 본딩장비 등이 있다. -. Photo장비: 사진기술을 응용하여 웨이퍼 위에 선을 그리는 장비 -. 에칭장비: 그려진 선을 따라 웨이퍼를 식각하는 장비 -. 세정장비: 웨이퍼 가공후에 웨이퍼 위에 남아 있는 찌거기를 제거하는 장비 -. PVD, CVD: 웨이퍼에 가스나 금속선을 증착하는 장비 -. CMP: 웨이퍼 공정 중에 높낮이 차를 평탄화하는 장비 -. 이온주입기: 웨이퍼에 불순물을 주입하는 장비 -. 본딩장비: 다이본딩은 칩을 리드 프레임 위에 올려놓는 장비 -. 와이어본딩: 칩과 리드 프레임을 연결하는 장비

-. 특정 기능을 수행하는 회로를 칩으로 제작할 수 있게 물리적으로 패턴으로 구현한 것 -. 반도체 설계 과정 중 하나 ① 회로설계 ② 레이아웃설계 -. 설계가 완료된 회로는 칩으로 만들기 위해 일정한 규칙을 갖는 물리적 패턴으로 변환시켜 주어야 하는 과정을 레이아웃 설계 또는 마스크 패턴(Pattern) 설계라고 함 ① 패턴은 마스크로 제작 되어짐 ② 실리콘 웨이퍼 위에 패턴을 형성하는 매개체 역할을 하게 됨-. 회로 설계된 결과를 실제 Wafer상에 구현하기 위한 Mask Data를 형상화 하는 작업 -. 회로 설계 관련 Spec을 이용하여 구현하고자 하는 논리 설계 및 회로 설계를 마친 이후, 회로와 동일한 전기적 접속 관계를 만족하는 Pattern 설계를 수행하는 것을 말함 -. Layout에는 ..

-. 제품 개발 절차 ① 설계 (Design) ② 제조 (Manufacturing) ③ 조립 (Packaging) ④ 검사 (Testing) -. 기업유형에 따른 산업 분류 ① IDM (Integrated Device Manufacturer) * 반도체 설계와 제조를 동시에 하는 기업이 있는 산업 * 기업 규모가 크고 대규모 투자가 필요 * 인텔, 삼성전자, 하이닉스 반도체 등 * 우리나라 반도체산업에서 차지하는 비중이 절대적으로 큼 ② 설계전문산업 (Fabless) * 반도체의 설계기능만으로 사업을 영위하는 산업 제조시설인 Fab을 갖고 있지 않다 하여 Fabless라고 함 * IDM업체에 비해 상대적으로 소규모 투자로 사업 운영 * 설계된 반도체 회로도는 반도체 생산을 전문으로 하는 Foundry에서..

Floor Plan이란? -. IC 설계 공정에서의 레이아웃의 일부를 말하는 것 -. Transistor 배치가 아닌 Block 단위 배치를 말함 Chip floor plan을 할 때 고려해야 할 3가지 -. Noise의 영향 The farer distance between analog and digital ckt, the lowernoise effect to analog from digital (1) Noise의 민감도는 Digital에서 Analog로 갈 수록 민감도가 커지지만, Noise는 Analog에서 Digital로 갈수록 커짐 (2) Analog와 Digital의 Power는 반드시 분리하며, 특별히 주의가 필요한 Block의 경우 추가로 Power를 분리 -. 배선의 간소화 The sens..

-. Design Rule: Layout을 하기 전 반드시 필요한 File이며 공정 별로 Rule이 다름 -. Layout Notice -. Critical / Dirty Path -. Power / GND Path -. Resistance / Capacitance of Path -. Device Multi-place: 크기가 큰 Device의 경우 여러 개로 나누어 배치 -. Substrat Contact -. ESD / Latch-up -. PIN / PAN Assignment for Assembly -. DRC / LVS (Clean) -. Origin -. Logo

Wafer란? -. 반도체 집적 회로의 원재료로 사용되는 실리콘 단결정으로 된 원파 모양의 얇은 기판 -. 빛을 쬐거나 불순물 가스를 확산시키는 가공법 -. 트랜지스터, 저항, 콘덴서 등의 부품을 만들고 회로를 구성 Wafer 제조공정이란? -. 모래에서 추출된 실리콘으로부터 고순도 단결정 실리콘 Wafer를 만들어 내는 과정 -. 3인치, 4~5인치, 6인치, 8인치, 12인치까지 Wafer의 구경이 증가하는 추세 -. Wafer당 생산되는 IC칩 수를 증가시킬 수 있으므로, 제조비용을 줄일 수 있음 -. 실리콘 원석 → 결정 성장로 → 석영도가니 → 결정 성장 → 정봉(Ingot) → 결합 시험 → Ingot절단 → 테두리 연마 → Wafer 평탄화 → Wafer 식각 → Wafer 세정 → Wafe..

1.WD단계 (Working Die, 동작샘플) - 특정 굵기(30나노, 20나노)의 회로선폭 기술을 적용해 반도체가 실제 구동되는지의 여부를 판단 - 적용한 기술이 실제 반도체로서의 기능을 할 수 있는지를 측정하는 기초 개발제품 - ES단계로 넘어가는데 약 1년의 소요시간 - 반도체의 기본 구성요소 중 하나인 캐패시터가 제대로 전하를 저장해 0과 1을 인식하는지 - 트랜지스터가 제대로 작동하는지 점검 2.ES단계 (Engineer Sample) - WD단계 이후 이를 작게 만들고 패키징까지해서 실제 제조과정에서 문제가 없는지를 점검해 완성 - 최근 들어 D램 제조업체들은 이 단계에서 제품을 개발했다고 선언하고 있음 * cf) 팹리스 업체의 경우 통상 ES#1.0, ES#2.0의 2단계를 거쳐 설계 개발..